팁/자료 보고서 개요 및 자체 해설(CXMT, 창신메모리) 노무라증권

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## 1단계: 키워드 설명

**DRAM(Dynamic Random Access Memory, 동적 임의접근 메모리)**

컴퓨터가 지금 당장 처리 중인 데이터를 임시로 담아 두는 반도체 메모리이다. 전원이 끊기면 내용이 사라지지만 읽고 쓰는 속도가 빠르므로, CPU나 GPU 같은 연산 칩의 '작업대' 역할을 한다. 이 보고서의 대상 기업인 CXMT가 만드는 제품이 바로 이것이다.

**비트(bit)와 비트 성장률(bit growth)**

메모리 업계는 생산량을 '몇 개'가 아니라 '몇 비트'로 센다. 비트는 정보의 최소 단위이며, 같은 개수의 칩이라도 용량이 크면 비트 수가 늘어난다. 따라서 **비트 성장률**은 회사가 시장에 공급하는 실질 용량의 증가 속도를 뜻하며, 웨이퍼 장수 증가와 공정 미세화에 따른 칩당 용량 증가가 합쳐진 결과이다. 이 보고서에서 수요와 공급을 비교하는 기준 지표가 모두 비트 단위인 이유가 여기에 있다.

**웨이퍼(wafer)와 kwpm**

웨이퍼는 반도체를 찍어 내는 원판인 실리콘 디스크로, 이 보고서에서는 지름 12인치(300mm) 웨이퍼가 기준이다. **kwpm**은 kilo wafers per month의 약자로 '월간 웨이퍼 투입 천 장'을 의미한다. 즉 280kwpm은 한 달에 웨이퍼 28만 장을 투입할 수 있는 생산능력을 뜻하며, 메모리 업계에서 공장 규모를 나타내는 표준 단위이다.

**공정 노드(node)와 1x·1y·1z·1a**

회로 선폭을 나노미터(nm) 단위로 표현한 것이 공정 노드이며, 숫자가 작을수록 같은 웨이퍼에서 더 많은 칩을 뽑을 수 있어 원가가 낮아진다. DRAM은 10나노대에 오래 머물러 있어 정확한 수치 대신 세대별로 **1x(약 18~16nm), 1y(약 17~15nm), 1z(약 15~13nm), 1a·1b·1c(약 13~10nm)** 라는 관용적 명칭을 쓴다. 보고서는 CXMT의 현재 주력이 1x~1y(16~17nm)이며 1z~1a(10~15nm)로 이행 중이라고 본다.

**웨이퍼당 다이 수(gross die per wafer)와 수율(yield)**

하나의 웨이퍼에서 잘라 낼 수 있는 칩(다이)의 총 개수가 웨이퍼당 다이 수이고, 그중 정상 작동하는 비율이 수율이다. 선폭이 미세할수록 다이 수가 늘고, 공정이 안정될수록 수율이 오른다. 보고서가 CXMT의 다이 수를 "수백 개", 해외 선두 업체를 "1,000개 이상"이라고 표현한 것은 기술 격차를 원가 격차로 환산해 보여 주는 대목이다.

**웨이퍼 ASP(Average Selling Price, 평균판매단가)**

웨이퍼 한 장에서 나온 제품을 모두 팔았을 때 받는 금액이다. 칩 하나의 가격이 아니라 웨이퍼 한 장 단위로 환산했다는 점이 중요한데, 이렇게 하면 '메모리 가격 상승'과 '웨이퍼당 칩 수 증가'라는 두 가지 상승 요인을 하나의 숫자로 묶어 볼 수 있다.

**EUV와 DUV, 포토레지스트(photoresist)**

반도체 회로는 빛을 웨이퍼에 쬐어 무늬를 새기는 노광 공정으로 만든다. **DUV(심자외선)** 는 파장 193나노미터의 구세대 광원이고, **EUV(극자외선)** 는 파장 13.5나노미터의 최신 광원으로 훨씬 미세한 회로를 그릴 수 있다. 중국은 미국 주도의 수출 통제로 EUV 장비를 들여올 수 없으며, 보고서는 CXMT가 DUV만으로 12~16나노 공정까지는 밀고 나갈 수 있다고 본다. **포토레지스트**는 이 빛에 반응해 무늬를 형성하는 감광액으로, 미세 공정용 고급 제품은 일본 기업이 사실상 독점하고 있다.

**DDR4·DDR5와 LPDDR 계열**

DRAM 제품의 규격 세대이다. **DDR**은 PC와 서버에 들어가는 표준 규격이며 숫자가 클수록 신세대로 속도가 빠르다. **LPDDR**은 Low Power DDR의 약자로 전력 소모를 줄인 모바일용 규격이며, LPDDR4X·LPDDR5·LPDDR5X 순으로 발전했다. CXMT의 매출은 아직 LPDDR 비중이 높고 DDR5 비중이 올라가는 국면이다.

**HBM(High Bandwidth Memory, 고대역폭 메모리)**

DRAM 칩을 여러 장 수직으로 쌓아 연산 칩 바로 옆(같은 패키지 안)에 붙인 고급 제품이다. 데이터가 오가는 통로를 대폭 넓히고 이동 거리를 줄여 AI 연산의 병목을 완화한다. HBM3, HBM3e 순으로 세대가 올라가며, CXMT는 HBM3 샘플 단계, HBM3e는 개발 중이라는 것이 보고서의 판단이다.

**NAND, SSD, 그리고 HBF**

**NAND**는 전원이 꺼져도 데이터가 남는 저장용 메모리이고, 이를 모듈로 만든 것이 **SSD**이다. DRAM보다 느리지만 용량이 압도적으로 크고 싸다. **HBF(High Bandwidth Flash, 고대역폭 플래시)** 는 HBM의 적층 방식을 NAND에 적용해 HBM과 비슷한 대역폭에 8~16배 용량을 노리는 신기술이다. 샌디스크와 SK하이닉스가 2026년 2월 표준화 작업에 착수했고 시제품이 2026년 하반기, 상용화가 2027년으로 예정되어 있어, 보고서가 Fig. 6에서 "아직 양산 준비가 되지 않았다"고 적은 것과 일치한다.

**메모리 계층(memory hierarchy)**

빠르지만 작고 비싼 메모리부터 느리지만 크고 싼 메모리까지를 층층이 배치해 쓰는 구조이다. AI 서버는 아래와 같은 계층을 동시에 활용하며, 어느 한 층만 늘려서는 문제가 풀리지 않는다는 것이 보고서 논지의 전제이다.

```

   빠르고 작음  ^

  +--+

  | SRAM   ~MB    30TB/s   〈1ns |

  | HBM  24-192GB 3.3TB/s ~100ns|

  | HBF   ~512GB  1.6TB/s   ~us |

  | DDR 256GB-2TB 100GB/s  ~80ns|

  | SSD    TB~PB  7-14GB/s us~ms|

  +--+

   느리고 큼    v

```

**토큰(token)**

언어 모델이 글을 처리하는 최소 단위로, 대략 단어 하나 또는 그보다 짧은 조각에 해당한다. 모델 사용량을 재는 사실상의 화폐 단위이며, 토큰을 많이 처리할수록 필요한 메모리와 연산이 늘어난다.

**KV 캐시(KV cache)**

언어 모델이 문장을 만들 때, 앞서 읽은 모든 토큰에 대해 계산해 둔 중간 결과(Key와 Value)를 저장해 두는 공간이다. 새 토큰을 하나 만들 때마다 앞의 내용을 처음부터 다시 계산하지 않기 위한 장치이므로, 대화가 길어질수록 KV 캐시는 선형으로 커진다. 이 보고서가 말하는 'AI 메모리 수요 폭증'의 실체가 바로 이 KV 캐시의 팽창이다.

**추론(inference)과 에이전틱 AI(agentic AI)**

모델을 만드는 과정이 **학습(training)**, 만들어진 모델을 실제로 사용하는 과정이 **추론**이다. **에이전틱 AI**는 사용자가 질문 하나를 던지면 모델이 스스로 계획을 세우고 검색·코드 실행 같은 도구를 여러 번 호출하며 작업을 끝까지 수행하는 방식이다. 한 번의 질의응답으로 끝나지 않고 같은 맥락을 반복해서 다시 읽으므로, KV 캐시가 훨씬 커지고 메모리 부담이 질적으로 달라진다.

**RAG(Retrieval-Augmented Generation, 검색 증강 생성)**

모델이 답을 만들기 전에 외부 문서 저장소에서 관련 자료를 찾아 와 맥락에 붙여 넣는 방식이다. 답변 품질은 올라가지만 입력 토큰이 급증하므로 메모리 소비가 커진다.

**메모리 효율화 기술**

같은 작업을 더 적은 메모리로 처리하려는 소프트웨어·구조 차원의 기법들이며, 보고서가 수요 전망에서 '할인 요인'으로 반영한 항목이다. **양자화(quantization)** 는 32비트나 16비트 부동소수점으로 저장하던 숫자를 8비트나 4비트 정수로 낮춰 담는 기법으로, 보고서는 이것이 절감 효과의 대부분을 차지한다고 본다. **GQA(Grouped Query Attention)** 는 여러 질의가 소수의 Key/Value를 공유하게 해 KV 캐시 자체를 줄인다. **PagedAttention**은 메모리를 잘게 쪼개 배분해 낭비를 없애는 관리 기법이고, **프리픽스 캐싱**은 여러 요청이 공유하는 앞부분 맥락을 재사용한다. **MLA(Multi-head Latent Attention)** 는 딥시크가 채택한 방식으로 KV를 저차원 공간에 압축해 담는다. **TurboQuant**은 구글 리서치가 ICLR 2026에서 발표한 KV 캐시 압축 알고리즘으로, PolarQuant라는 회전 변환과 QJL이라는 1비트 잔차 보정을 결합해 좌표당 3비트 수준까지 줄이는 기법이다.

**MCM과 WoW, 하이브리드 본딩, TSV**

연산 칩과 메모리를 한 덩어리로 묶는 방식의 차이이다. **MCM(Multi-Chip Module)** 은 연산 칩과 메모리 칩을 기판 위에 옆으로 나란히 놓는 전통적 방식이고, **WoW(Wafer-on-Wafer)** 는 웨이퍼 단계에서 두 층을 위아래로 직접 맞붙이는 방식이다. 이때 접합면에 범프(땜납 돌기) 없이 구리 배선을 직접 맞대어 붙이는 기술이 **하이브리드 본딩**이며, 위아래 층을 관통해 신호를 잇는 수직 배선이 **TSV(Through-Silicon Via, 실리콘 관통 전극)** 이다. 신호가 오가는 거리가 짧아지고 통로 수가 늘어 대역폭이 대폭 커진다.

```

[MCM] 옆으로 나란히, 약 200GB/s

  +--+  +--+

  |  SoC   |  |  LPDDR5X  |

  +--+  +--+

  +-+

  |          PCB            |

  +-+

[WoW] 위아래로 직접 접합, 1TB/s

  +-+

  |         LPDDR           |

  +-+ 〈=접합면

  |          SoC            |

  +-+

  |          PCB            |

  +-+

```

**TOPS와 TPS**

**TOPS(Tera Operations Per Second)** 는 초당 1조 회 연산을 뜻하는 AI 칩의 연산 성능 단위이고, **TPS(Tokens Per Second)** 는 초당 생성 토큰 수로 체감 속도를 나타내는 지표이다. 보고서는 엣지 기기에서 45~100 TOPS 수준의 연산력과 1TB/s 대역폭이 있으면 100 TPS 이상이 나온다고 가정한다.

**자본집약도(capital intensity)**

설비투자액을 매출로 나눈 비율이다. 이 값이 높으면 업계가 매출 대비 과도하게 공장을 짓고 있다는 뜻이므로 향후 공급과잉 신호로 읽히고, 낮으면 그 반대이다. DRAM 업계의 역사적 정상 범위는 25~45%이다.

**LTA(Long-Term Agreement, 장기공급계약)**

메모리 업체와 대형 고객이 수량과 가격을 미리 정해 여러 분기 또는 여러 해에 걸쳐 묶어 두는 계약이다. 가격 급등락을 완화하는 장치로 작동한다.

**IDM과 OSAT**

**IDM(Integrated Device Manufacturer, 종합반도체기업)** 은 설계부터 생산·패키징·판매까지 자체적으로 수행하는 회사이며 CXMT가 이에 해당한다. **OSAT(Outsourced Semiconductor Assembly and Test)** 는 앞 공정이 끝난 웨이퍼를 받아 자르고 포장하고 검사하는 후공정 외주 업체이다.

**CXMT(ChangXin Memory Technologies, 长鑫存储/长鑫科技, 종목코드 688825)**

2016년 허페이에서 설립된 중국 최대이자 세계 4위의 DRAM 제조사이며, 범용 DRAM을 양산할 수 있는 유일한 중국 본토 기업이다. 허페이와 베이징에 세 개의 웨이퍼 공장을 두고 있고 상하이에는 HBM 패키징 시설을 짓고 있다. 2026년 7월 27일 상하이증권거래소 STAR 마켓에 상장했으며, 이 보고서는 상장 당일에 발간된 커버리지 개시 보고서이다.

**마이크론(Micron, MU), 삼성전자, SK하이닉스**

DRAM 시장을 과점해 온 세 회사이다. 보고서는 이 중 마이크론을 CXMT의 직접 비교 대상으로 삼는데, 삼성전자·SK하이닉스와 달리 순수 메모리 사업 비중이 높아 밸류에이션 비교가 깔끔하기 때문이다.

**YMTC(Yangtze Memory Technologies, 长江存储)**

중국의 NAND 전문 업체로 비상장이다. 보고서는 YMTC가 DDR5 개발에 착수해 2026년 말 샘플이 가능하다고 보며, 이를 CXMT의 국내 경쟁 위험 요인으로 든다.

**GigaDevice(兆易创新, 자오이촹신, 603986)**

NOR 플래시와 마이크로컨트롤러를 주력으로 하는 중국 반도체 설계 회사이다. CXMT 창업자이자 회장인 주이밍(朱一明)이 창업하고 지배하는 회사이며, CXMT의 고객이자 소액 주주이고, 엣지 AI용 DRAM-on-logic 프로젝트의 협력 상대이기도 하다.

**중국 국산 장비·소재 협력사군**

보고서 20페이지에 열거된 기업들은 CXMT가 미국 제재 국면에서 수입 장비를 대체할 후보군이다. 식각 장비의 AMEC(中微公司)와 Naura(北方华创), 원자층 증착의 Leadmicro, 웨이퍼 본딩의 Piotech, 검사의 Jingce·Skyverse, 세정의 ACM Research, 실리콘 웨이퍼의 Eswin·NSIG, CMP 소모품의 Dinglong·Anji, 후공정의 JCET·TFME·TSHT 등이 여기에 속한다. 보고서는 CXMT의 장비 국산화율을 40% 안팎으로 추정한다.

**TOK·JSR·신에쓰(Shin-Etsu)**

고급 포토레지스트를 공급하는 일본 기업들이다. 중국 내에 대체재가 없으므로, 이들 제품의 대중 수출이 막히면 CXMT의 15나노 이하 미세화가 사실상 멈춘다는 것이 보고서의 위험 시나리오이다.

**MATCH Act와 Entity List**

**MATCH Act**는 정식 명칭이 Multilateral Alignment of Technology Controls on Hardware Act로, 2026년 4월 미국 의회에 초당적으로 발의된 반도체 수출 통제 법안이다. 상무부가 '병목 장비'를 지정해 중국 수출과 현지 유지보수를 금지하고, 동맹국에 150일 내 동일 수준의 통제를 요구하며, CXMT를 포함한 중국 기업 다섯 곳을 법률에 직접 명시해 지정한다는 것이 골자이다. 기존 규제가 상무부 산업안보국의 재량으로 조정 가능했던 것과 달리 통제를 법률에 못 박는다는 점이 핵심 차이이다. **Entity List**는 미국 상무부가 관리하는 수출 제한 대상 명단으로, CXMT는 아직 등재되어 있지 않다.

**STAR 마켓, 국가집적회로산업투자기금 2기, SASAC**

**STAR 마켓(科创板)** 은 2019년 상하이증권거래소가 개설한 기술기업 전용 시장이다. **국가집적회로산업투자기금 2기(大基金二期)** 는 중국 정부가 반도체 육성을 위해 조성한 국가 펀드이며, **SASAC(국유자산감독관리위원회)** 는 국유 자산을 관리하는 정부 기구로, 허페이시 산하 SASAC 계열 지분을 합치면 CXMT 지분의 약 35%에 이른다.

**Clawbot**

2026년 초 확산된 오픈소스 개인용 AI 에이전트(OpenClaw)를 구동하는 전용 단말기 범주를 가리킨다. 3월 텐센트가 위챗에 연동 플러그인을 내놓으면서 중국에서 대중화되었고, Fig. 14에서 Amlogic·Allwinner·Rockchip 같은 저전력 AIoT용 칩 회사들이 이 용도로 묶여 있는 것은 로컬에서 에이전트를 돌리는 소형 기기 수요를 겨냥한 것이다.

## 2단계: 글 전체 해설

**보고서의 성격과 결론**

이 글은 노무라가 2026년 7월 27일, CXMT가 상하이 STAR 마켓에 상장한 바로 그날 발간한 커버리지 개시 보고서이다. 투자의견은 매수, 목표주가는 116위안이며, 이는 2028년 예상 주당순이익 5.8위안에 목표 배수 20배를 적용해 산출한 값이다. 표지에 적힌 상승여력 +1,239.5%는 공모가 8.66위안을 기준으로 계산한 것이라는 점을 이해해야 오해가 없다. 즉 이 숫자는 상장 첫날의 시장 가격이 아니라 청약 가격 대비 수치이며, 실제로 상장 당일 주가는 공모가를 크게 웃도는 수준에서 거래를 시작했다. 목표 배수 20배의 근거는 두 겹으로 제시된다. 하나는 같은 회사가 중국과 미국에 각각 상장된 사례(ACM Research의 상하이 법인과 미국 본사)에서 중국 상장 주식이 1~3배 높은 배수를 받아 왔다는 관찰이고, 다른 하나는 마이크론의 과거 5년 2년 선행 주가수익비율이 5~15배, 중간값 10배였다는 사실이다. 이 둘을 결합해 CXMT가 마이크론의 두 배 배수를 받는다고 가정하면 10~30배 구간의 중간값인 20배가 나온다.

**1부: AI 수요가 메모리를 삼킨다는 논리**

보고서 전체는 사실상 두 개의 축으로 구성된다. 앞의 3분의 1은 "메모리 수요가 왜 폭발하는가", 뒤의 3분의 2는 "그 상황에서 CXMT가 왜 점유율을 뺏어 오는가"이다.

수요 논리의 출발점은 Fig. 1이다. 이 그래프는 2015년부터 2025년까지의 성능 향상을 세로축 로그 눈금(1에서 100억까지, 눈금 하나가 100배)으로 그린 것이다. 붉은 선인 AI 모델의 연산량(FLOP)이 가장 가파르게 올라가고, 회색 선인 연산 칩 성능이 그보다 완만하며, 검은 선인 메모리 대역폭과 점선인 인터커넥트는 거의 바닥에 붙어 있다. 저자가 붙인 두 개의 화살표는 이 격차를 메우려면 위쪽으로는 미세 공정과 첨단 패키징 능력이, 아래쪽으로는 추가적인 메모리와 인터커넥트 대역폭이 필요하다는 뜻이다. 로그 눈금이라는 점이 중요한데, 시각적으로는 평행선처럼 보여도 실제 격차는 수천 배 단위로 벌어져 있다는 의미이기 때문이다. 여기서 나오는 개념이 '메모리 병목'이다. 연산 칩은 빨라졌는데 데이터를 실어 나르는 통로가 그만큼 넓어지지 않아, 프로세서가 데이터를 기다리며 노는 시간이 길어진다는 것이다.

업계가 이 병목에 대응하는 여섯 가지 우회로가 이어서 열거된다. HBM으로 메모리를 연산 칩 위에 쌓아 거리를 줄이는 방법, SRAM 캐시를 활용하는 방법, 연산 로직을 메모리 쪽으로 옮기는 메모리-온-로직 및 컴퓨트-인-메모리, 여러 프로세서가 메모리를 공유하도록 하는 CXL, 구리 배선의 물리적 한계를 광인터커넥트로 우회해 GPU와 HBM을 분리하는 방법, 그리고 모델 자체를 압축해 캐시나 HBM 안에 통째로 집어넣는 방법이다. 저자는 이 대목에서 2025년 3분기 이후 범용 DRAM·HBM·SSD가 동시에 상승하는 '삼중 메모리 슈퍼사이클'이 시작되었다고 규정한다.

이어 저자는 수요 폭증의 메커니즘을 곱셈으로 설명한다. 사용자 수, 사용 시간, 작업 복잡도, 추론 토큰 소비량, 에이전트 확산이 각각 늘어나는데 이들이 더해지는 것이 아니라 곱해지므로, 향후 5년간 메모리 수요가 수천 배까지 늘어날 수 있다는 것이 저자의 견해이다. 이는 검증된 사실이 아니라 명백히 저자의 추정임을 밝히고 있다.

Fig. 2는 그 근거로 제시된 실측 추세이다. 세로축은 월간 토큰 사용량을 조 단위로 표시하며 0에서 14,000조까지 눈금이 매겨져 있고, 가로축은 2024년 1월부터 2026년 4월까지이다. 구글의 전 서비스, OpenAI 추정치, 매출에서 역산한 클로드, 그리고 중국 전체라는 네 개의 선이 그려져 있는데, 2025년 중반까지는 모두 바닥에 붙어 있다가 그 이후 위로 꺾여 올라간다. 점선으로 그려진 선들이 추정치임을 나타내며, 가장 위쪽 선은 2026년 4월 시점에 월 1경 2,000조 토큰 수준까지 도달한다. 요컨대 2년도 되지 않는 기간에 사용량이 눈금으로 표현하기 어려울 만큼 늘었다는 것을 보여 주려는 그림이다.

Fig. 3은 프롬프트 종류별로 토큰이 얼마나 소비되는지를 정리한 표이다. 세로 방향은 처리 단계로, 사용자 입력, 스케줄링, 입력 토큰, RAG, 출력 토큰 생성 순이며 각 단계에 어떤 하드웨어가 주로 쓰이는지가 함께 적혀 있다. 입력 단계와 스케줄링은 CPU와 DDR이, 입력 토큰 처리는 GPU와 HBM이, 출력 생성은 GPU·HBM에 LPU까지 동원된다. 가로 방향은 요청 유형이다. "오늘 날씨 어때"라는 단순 질문은 총 30토큰에 그치고, 시 형식으로 답해 달라는 스타일 확장은 125토큰, 국가부채 증가 원인을 묻는 RAG 질의는 6,040토큰, 이미지 생성은 10,020토큰이며, 실적 모델과 기업 노트를 만들어 달라는 에이전트 작업은 30,500토큰, 1시간짜리 영상 생성은 1억 10토큰에 이른다. 단순 질의와 에이전트 작업 사이에 1,000배, 영상 생성과는 300만 배가 넘는 격차가 있다는 것이 이 표의 요점이며, AI 이용 방식이 바뀌는 것만으로 메모리 수요가 자릿수 단위로 이동한다는 주장을 뒷받침한다.

**에이전트 작업의 8단계와 메모리 소비**

이어 저자는 에이전틱 AI가 하나의 작업을 처리하는 과정을 여덟 단계로 나누어 설명하고, 이를 Fig. 4의 표로 정리한다. 1단계에서 사용자 요청이 API 게이트웨이를 통해 들어와 토큰으로 변환되고 대기열에 들어가며, 이 단계의 병목은 CPU이다. 2단계에서 모델 가중치가 가속기 메모리로 올라오는데, 표의 주석에 따르면 총 4.5조 개 파라미터 중 실제 활성화되는 5,100억 개 분량, 약 1테라바이트가 HBM에 적재되고 나머지 비활성 전문가 모델은 HBF나 DDR5에 대기하며 전체 체크포인트는 SSD에 보관된다. 3단계는 입력 토큰을 한꺼번에 처리해 KV 캐시를 초기화하는 단계로, 프롬프트 토큰당 약 300킬로바이트가 소비된다. 4단계에서 모델이 어떤 도구를 어떤 순서로 쓸지 계획을 세우는데, 토큰이 하나 늘 때마다 KV 캐시가 늘어나고 HBM이 넘치면 HBF, DDR, SSD로 차례로 밀려난다. 5단계는 실제 도구 실행으로 CPU 쪽에서 주로 이루어지며 GPU는 오히려 놀게 된다. 6단계에서 도구 결과가 대화에 붙어 모델이 확장된 맥락을 다시 읽는데, 저자는 이 단계를 가장 메모리 집약적인 구간 중 하나로 꼽는다. 7단계는 4~6단계를 반복하는 구간으로 맥락이 누적되며 메모리 압박이 정점에 이르고 HBM 용량 한계에 근접한다. 8단계에서 최종 응답이 생성되어 사용자에게 전달된다.

Fig. 5는 이 과정에서 동원되는 메모리 계층을 용량·대역폭·지연시간으로 정리한 표이다. SRAM은 메가바이트급 용량에 초당 30테라바이트 이상, 1나노초 미만의 지연시간을 갖고, HBM은 24~192기가바이트에 초당 3.3테라바이트, 100나노초, HBF는 최대 512기가바이트에 초당 1.6테라바이트, 마이크로초 단위, 호스트 DDR은 256기가바이트에서 2테라바이트에 초당 100기가바이트, NVMe SSD는 테라바이트에서 페타바이트급에 초당 7~14기가바이트, 네트워크는 초당 400~3,200기가비트이다. 용량이 커질수록 속도가 급격히 떨어지는 구조가 한눈에 드러나며, 그렇기 때문에 어느 한 층으로 몰아서 해결할 수 없다는 것이 저자의 논지이다. Fig. 6은 앞의 8단계 각각에서 어떤 계층이 활성화되는지를 세부 동작 단위로 풀어 놓은 표로, 표 위에 HBF가 아직 양산 준비 단계가 아니라는 단서가 붙어 있다.

**효율화 기술이라는 반대 방향의 힘**

저자는 수요를 부풀리는 요인만 보지 않고 그것을 깎는 요인도 함께 계산한다. Fig. 7은 주요 효율화 기술의 절감 배수를 정리한 표이다. FP8/INT4 KV 양자화가 2~4배, GQA가 8배, PagedAttention이 2~4배, 프리픽스 캐싱이 2~10배, MLA가 약 15배, TurboQuant이 5~6배로 제시된다. 표의 오른쪽 열에는 각 기술이 실제로 무엇을 줄이는지가 적혀 있는데, 양자화는 저장 비트 폭을, GQA는 KV 헤드 수를, PagedAttention은 할당 낭비를, 프리픽스 캐싱은 반복되는 앞부분을 줄인다. 저자는 이 기술들이 서로 곱해져 이론적으로 4~40배의 복합 절감이 가능하다고 보면서도, 실무적 절감은 5배를 넘기 어렵다고 판단한다. 그 근거는 절감의 대부분이 가중치 양자화에서 나오는데 KV 압축이 그 위에 더해지는 효과는 상대적으로 작기 때문이라는 것이다.

Fig. 8은 이 계산을 8단계 각각에 적용한 표이다. 각 단계별로 최적화 이전 최대 메모리와 최적화 이후 최대 메모리, 절감 배수, 적용된 기법이 나란히 적혀 있다. 도구 실행 단계처럼 CPU 쪽에서만 돌아가는 구간은 절감 효과가 1배(즉 없음)이고, 모델 가중치 적재 단계는 INT4 양자화로 약 4배 줄어들며, 메모리 압박이 정점에 달하는 7단계는 모든 기법을 중첩해 3~4배 줄어든다. 전체 합계로는 최대 1.5~5.3테라바이트가 0.5~1.3테라바이트로 줄어드는 3~4배 절감이다. 표의 마지막 칸에 붙은 주석은 이 보고서에서 가장 중요한 개념적 진술 중 하나인데, 가중치 양자화가 단일 최대 요인이며 KV 압축은 그 위에 얹히는 부수적 효과라는 점과 함께 '제본스 역설'을 언급한다. 즉 효율이 개선되어 절약된 자원이 더 긴 맥락과 더 많은 사용자에 의해 곧바로 소비되어 버린다는 것이다.

Fig. 9의 막대그래프는 이 계산을 다시 세 종류의 메모리로 나눈 것이다. 세로축은 테라바이트로 0에서 20까지이다. 작업별 개인 메모리(주로 HBM과 DDR)와 공유 메모리(HBM, DDR, NAND)는 상대적으로 작아 합쳐서 0.5~1.3테라바이트 수준인 반면, 냉데이터 보관용 영구 메모리(NAND와 HDD)는 10~15테라바이트가 추가로 필요하다. 저자가 붙인 설명의 핵심은 앞의 두 종류는 여러 사용자가 동시에 공유해 쓸 수 있지만, 생성된 데이터를 보관하는 영구 메모리는 사용자마다 누적된다는 점이다.

Fig. 10은 이 모든 변수를 합쳐 2026년부터 2030년까지의 궤적을 그린 그래프이다. 왼쪽 세로축은 2026년을 1로 놓은 배수로 0에서 60까지, 오른쪽 세로축은 0에서 1.2까지이다. 붉은 선인 동시 작업 수는 5년 사이 50배 이상으로 치솟고, 오른쪽 축을 쓰는 회색 선인 작업 하나당 메모리 사용량은 효율화 기술 덕분에 1.0에서 0.15 부근까지 내려간다. 이 둘을 곱한 검은 선, 즉 에이전틱 AI 전체 메모리 사용량은 10배 이상으로 늘어난다. 효율화가 수요를 깎기는 하지만 작업 수 증가가 그것을 압도한다는 저자의 결론이 이 한 장에 압축되어 있다. 저자는 이를 바탕으로 비AI 수요가 전혀 늘지 않는다는 보수적 가정에서도 2026~2030년 메모리 수요가 연평균 60% 이상, 누적 7배 이상 성장한다고 본다.

마지막으로 저자는 한 걸음 더 나아간 가설을 던진다. Fig. 11은 클라우드플레어 자료로, 봇 트래픽 비중이 2020년 20%에서 2026년 6월 57.4%로 올라 인간 트래픽 42.6%를 처음으로 앞질렀음을 보여 준다. 저자는 여기에 근거해 "AI 봇이 인간의 개입 없이 스스로 작업을 돌린다면 어떻게 되는가"라는 질문을 제기하고, 그 경우 제약은 인간의 권한 부여 여부, 인프라와 인재의 한계, 그리고 기업의 설비투자 여력뿐이라고 정리한다. 이 부분은 정량 모델이 아니라 명시적으로 정성적 문제 제기임을 밝히고 있다.

**2부: 공급이 따라가지 못한다**

수요 논리 다음에 오는 것이 공급 논리이다. 저자는 수요가 연평균 60%로 늘어나는 데 반해 업계 공급은 30~40% 성장에 그친다고 본다. 이 격차의 원인으로 드는 것은 반도체 공정 자체의 어려움이 아니라 그 주변 조건, 즉 클린룸, 장비, 소재, 그리고 무엇보다 인력의 부족이다. 소프트웨어와 구조 최적화는 이 격차를 좁히는 것이 아니라 벌어지는 속도를 늦출 뿐이라는 것이 저자의 판단이며, 따라서 100배 이상의 용량을 제공하는 NAND 오프로딩과 HBF까지 동시에 동원해야 하지만 그 경우 이번에는 NAND 수급이 빡빡해질 뿐 DRAM 부족은 해소되지 않는다고 본다.

**엣지 AI와 DRAM-on-logic WoW**

여기서 저자는 데이터센터를 벗어나 엣지 영역으로 시야를 넓힌다. 자동차 콕핏, 프리미엄 스마트폰과 PC, 로봇 같은 기기에서 돌아가는 AI 추론도 결국 메모리 대역폭에 발목이 잡히는 작업이라는 것이다. 여기에 필요한 연산력은 45~100 TOPS 수준으로 그리 크지 않지만, 초당 100토큰 이상의 응답 속도를 내려면 1TB/s 대역폭이 필요하고, 이를 가능하게 하는 것이 DRAM을 로직 칩 위에 웨이퍼째 붙이는 WoW 방식이라는 것이 저자의 주장이다.

Fig. 12는 이 차이를 도해한 것이다. 왼쪽 MCM 방식은 엣지 AI용 SoC와 LPDDR5X 이상의 DRAM이 PCB 위에 옆으로 나란히 놓인 구조로 대역폭이 약 200GB/s이고, 오른쪽 WoW 방식은 인터포저와 범프 없이 DRAM이 SoC 위에 직접 하이브리드 본딩된 구조로 대역폭이 1,024GB/s이다. 다섯 배 차이가 배치 방식의 변화만으로 발생한다는 것이 그림의 요지이다.

Fig. 13은 이 WoW를 다시 두 가지 방식으로 나눈다. 왼쪽은 CXMT가 GigaDevice와 함께 추진하는 face-to-back 적층으로, DRAM 웨이퍼의 회로면(DRAM face)이 아래를 향하고 로직 웨이퍼는 뒷면(logic back)을 위로 향한 채 접합되며, 로직 칩의 DDR-PHY라는 메모리 인터페이스 회로에서 신호를 끌어올리기 위해 TSV가 웨이퍼를 관통한다. 오른쪽은 TSMC의 face-to-face 적층으로, 두 웨이퍼의 회로면이 서로 마주 보고 붙기 때문에 신호 경로가 더 짧으며, 관통 전극 대신 로직 웨이퍼 쪽에 TSV(그림에서는 반대 방향으로 표기)를 두는 구조이다. 회로면끼리 직접 맞대는 쪽이 원리적으로 더 유리하지만 정렬 난도가 높다는 점이 두 방식의 실질적 차이이다.

Fig. 14는 2026년부터 2028년까지 중국에서 진행될 주요 WoW 프로젝트를 연도별로 나열한 표이다. 2026년에는 전기차용 X-Ring, 스마트폰용 퀄컴, AIoT용 Rockchip, AI PC용 Tanscputing이, 2027년에는 서버 NPU용 Bitdeer와 바이트댄스, AIoT용 DJI, Clawbot용 Rockchip이, 2028년에는 스마트폰용 X-Ring과 UniSoC, Clawbot용 Amlogic과 Allwinner가 배치되어 있다. 2028년으로 갈수록 개인용 AI 에이전트 단말 쪽에 무게가 실린다는 점이 이 표가 전달하는 시간 축이다.

**3부: CXMT가 왜 점유율을 얻는가**

이제 논의가 회사로 좁혀진다. 첫 번째 근거는 중국 내수 시장의 빈틈이다. Fig. 15의 두 막대는 이를 보여 준다. 세계반도체무역통계기구(WSTS) 기준으로 중국은 2025년 전 세계 DRAM 시장의 약 25%를 소비했지만, 중국 국내 업체들이 생산 매출 기준으로 차지한 비중은 약 10%에 그쳤다. 그림에 붙은 화살표는 그 결과 자급률이 30% 수준이라는 설명을 담고 있다. 아직 중국이 쓰는 DRAM의 대부분을 해외에서 사 오고 있으므로 CXMT가 대체할 여지가 크다는 것이 저자의 해석이다.

두 번째 근거는 기술과 가격이다. 저자는 CXMT의 2026년 주력 공정을 1x~1y(16~17나노)로 보고 DDR5 수율 80%, DDR4 수율 90% 이상으로 추정하며, 2027년부터 1z~1a(10~15나노)와 HBM3 양산 능력으로 이행할 것으로 본다. EUV 없이 DUV만으로 밀고 나갈 수 있다고 보되, 12나노 이하에서는 일본산 고급 포토레지스트 확보가 관건이라는 단서를 단다. 가격에 관해서는 중국 스마트폰·PC·서버 제조사들을 대상으로 한 채널 조사를 근거로, CXMT의 판매가가 해외 선두 업체보다 낮기는 하지만 0~20% 수준으로 격차가 크지 않다고 판단한다. 그 이유로는 베이징 당국이 자국 기술기업이 메모리를 유리한 조건에 조달하도록 지원하는 정책을 든다.

Fig. 16은 CXMT의 공정 노드별 출하 비중을 2024년 1분기부터 2026년 4분기 전망까지 분기별로 쌓은 그래프이다. 붉은색으로 표시된 19나노가 2024년 1분기 60% 이상에서 시작해 꾸준히 줄어 2025년 말이면 거의 사라지고, 회색의 17나노가 그 자리를 채우다가, 흰색의 16나노가 2025년 하반기부터 급격히 비중을 늘려 2026년에는 사실상 전부를 차지한다. Fig. 17은 같은 기간의 밀도별 출하 비중으로, 4Gb·6Gb·8Gb·12Gb·16Gb 제품군이 표시되어 있다. 초기에는 8Gb(흰색)가 대부분이었으나 2025년부터 검은색의 16Gb가 빠르게 확대되어 2026년 1분기에는 압도적 비중이 된다. 두 그래프를 함께 보면 공정 미세화와 고용량 전환이 동시에 진행되고 있음을 알 수 있으며, 이것이 곧 웨이퍼 한 장에서 나오는 비트 수의 증가를 뜻한다.

Fig. 18과 Fig. 30은 같은 내용의 그래프로, 웨이퍼 한 장의 평균판매단가를 2023년부터 2028년까지 달러로 그린 것이다. 2023~2024년 1,500달러 안팎의 낮은 수평선에 머물다가 2025년부터 가파르게 상승해 2026년 14,000~15,000달러, 2028년 21,000~25,000달러 수준에 이른다. 그래프에 붙은 두 개의 화살표가 상승의 원인을 구간별로 구분하는데, 앞 구간은 DRAM 시장 가격 자체의 상승 때문이고 뒤 구간은 공정 미세화에 따른 웨이퍼당 비트 수 증가 때문이다. 즉 같은 웨이퍼 한 장에서 더 많은 칩이 나오므로 웨이퍼 단위 매출이 오른다는 뜻이며, 칩 값이 계속 오른다는 뜻이 아니다.

세 번째 근거는 생산능력 확대이다. Fig. 19의 막대그래프는 월 1,000장 규모의 생산능력을 늘리는 데 드는 설비투자액을 비교한 것으로, DRAM이 약 1억 달러, 300단 이상의 NAND가 약 1억 2,000만 달러이다. 저자는 이 단가를 근거로 CXMT가 2025년 말 280kwpm에서 2026년 말 350kwpm, 2027년과 2028년에 각각 100kwpm씩 더해 2028년 말 550kwpm에 이를 것으로 추정한다. 여기에 더해 상하이에는 DRAM 생산이 아닌 HBM 패키징 전용으로 50kwpm 규모의 시설을 짓고 있다. 상장으로 조달한 579억 위안(약 85.5억 달러), 초과배정 옵션까지 행사되면 666억 위안(약 98.3억 달러)이 이 계획의 재원이다.

Fig. 20은 이 계획을 막대그래프로 옮긴 것으로, 2022년 말 70kwpm 수준에서 2028년 말 550kwpm을 향해 매년 계단식으로 올라간다. Fig. 21은 그 결과 나타나는 성장률을 선으로 그린 것인데, 붉은 선인 비트 성장률은 2025년 약 88%에서 시작해 2026년 48%로 떨어졌다가 2027년 50%로 반등한 뒤 2030년 40% 부근으로 수렴하고, 회색 선인 웨이퍼 출하 성장률은 50%에서 21%까지 꾸준히 내려간다. 두 선의 간격이 곧 공정 미세화가 만들어 내는 추가 비트이다. 저자는 웨이퍼 출하 기준 연평균 20~25%, 비트 기준 연평균 40~45% 성장을 전망하는데, 이는 업계 평균 30~40%보다는 높지만 수요 성장률 60%에는 미치지 못한다. 이 세 숫자의 배열이 보고서의 핵심 산술이다. 즉 CXMT는 업계보다 빨리 늘리므로 점유율을 얻지만, 시장 전체는 여전히 부족한 상태로 남으므로 가격이 무너지지 않는다는 것이다.

Fig. 29는 이를 다시 생산 측면에서 확인하는 그래프로, 막대가 유효 웨이퍼 산출량, 검은 선이 가동률, 회색 선이 수율이다. 가동률은 2024년 85% 수준에서 2026년 이후 100% 부근까지 올라가 그대로 유지되고, 수율은 80% 안팎에서 오르내린다. 저자는 향후 2년간 공장이 완전 가동될 것이므로 실제 산출량을 좌우하는 변수는 수율이며, DDR5가 DDR4보다 수율이 낮고 HBM은 초기에 더 낮으므로 75~85% 사이에서 변동할 것으로 본다.

**4부: 산업 전체의 수급이 무너지지 않는 이유**

저자는 메모리 업종의 고질적 우려, 즉 호황기에 다들 공장을 지어 놓고 다음 해에 가격이 폭락하는 순환을 정면으로 다룬다. Fig. 22는 2006년부터 2028년까지의 DRAM 업계 설비투자와 시장 규모를 함께 그린 그래프이다. 붉은 막대가 설비투자액, 회색 막대가 시장 매출, 검은 선이 오른쪽 축을 쓰는 자본집약도이다. 그래프에는 업계 재편의 역사가 화살표로 표시되어 있는데, 2009년 키몬다 파산, 2012년 파워칩·프로모스 파산과 마이크론의 엘피다 인수, 2016년 JHICC 설립, 2017년 마이크론의 이노테라 인수, 2016년 CXMT 설립, 2020년대 초 스웨이슈어 설립이 그것이다. 자본집약도는 지난 15년 대부분 25~45%의 점선 띠 안에서 움직였는데, 2025년 9월 이후 AI 수요로 시장 매출이 급팽창하면서 2026년에는 15%까지 떨어진다. 저자의 해석은 이렇다. 분모인 시장이 워낙 커졌으므로 업체들이 지금보다 훨씬 많은 설비투자를 해도 과거 기준의 정상 범위에 들어온다는 것이며, 따라서 공급과잉 경보로 읽을 상황이 아니라는 것이다. 다만 저자는 가격이 계속 오르는 것보다 안정되는 편이 건강하다고 보며, 이미 장기공급계약이 체결되고 있고 2028년 이후에는 업체들이 가격 인상보다 합리적 증설을 통한 매출 성장에 집중할 것으로 전망한다.

Fig. 23은 이 전망을 숫자로 옮긴 수급표로, 전체 DRAM, 범용 DRAM, HBM의 세 부분으로 나뉘며 2022년부터 2030년까지 생산량, 웨이퍼 투입량, 가동률, 출하량, 재고, 가격, 매출이 나열되어 있다. 전체 DRAM 기준으로 생산은 2025년 41,098백만 기가바이트에서 2030년 128,385백만 기가바이트로 늘고, 기가바이트당 가격은 2025년 3.2달러에서 2026년 13.7달러로 네 배 이상 뛴 뒤 2030년 16.3달러까지 완만히 오른다. 그 결과 시장 매출은 2025년 1,687억 달러에서 2030년 2조 597억 달러로 확대된다. 눈여겨볼 지점은 재고 항목으로, 2027년부터 마이너스로 돌아서 재고 주수가 음수로 표시된다. 물리적으로 재고가 음수일 수는 없으므로 이는 그해의 수요가 공급을 초과해 채울 수 없는 상태임을 모델상 표현한 것이다. HBM 부분을 따로 보면 비트 기준 비중이 2025년 6.5%에서 2030년 16.9%로, 매출 기준 비중은 20%에서 24%로, 웨이퍼 투입 기준으로는 15.7%에서 36.3%로 늘어난다. 세 비중이 서로 다르게 움직이는 이유는 HBM이 같은 비트를 만드는 데 훨씬 많은 웨이퍼를 잡아먹기 때문이며, 이것이 범용 DRAM 공급을 추가로 압박하는 구조를 만든다.

**5부: 가장 큰 위험 요인**

투자 논리의 반대편에 놓인 것이 MATCH Act이다. 저자는 이 법안 또는 Entity List 등재 같은 제재가 현실화될 경우를 시나리오로 다룬다. 장비 측면에서는 CXMT의 국산화율이 40% 안팎이므로 수입이 막히고 국산 전환을 서두르면 수율이 나빠질 것이고, 소재 측면에서는 TOK·JSR·신에쓰가 장악한 고급 포토레지스트를 구하지 못하면 15나노 이하로 내려가는 길 자체가 막힌다. 저자의 최악 시나리오는 상하이 공장 증설이 지연되는 경우이다. 상하이는 15나노 이하 첨단 공정과 HBM 생산에 연결된 거점으로, 100kwpm씩 두 단계로 계획되어 있고 여기에 HBM 패키징 50kwpm이 더해진다.

Fig. 24는 이 시나리오를 생산능력에서 보여 준다. 붉은 막대가 원래 계획이고, 2027년과 2028년 위에 그어진 점선이 상하이가 빠졌을 때의 상한선이다. 상하이 200kwpm이 제거되면 2028년 말 생산능력은 550kwpm이 아니라 350kwpm 수준에 머문다. Fig. 25와 Fig. 26은 그 재무적 결과로, 각각 매출과 지배주주 순이익을 붉은 막대(원안)와 회색 막대(상하이 제외)로 나란히 그린 것이다. 매출은 2027년 13%, 2028년 30% 줄고 순이익은 2027년 14%, 2028년 33% 감소한다. 감소 폭이 2028년에 훨씬 큰 것은 상하이 증설분이 뒤로 갈수록 전체에서 차지하는 비중이 커지기 때문이다.

이 밖의 하방 위험으로는 서버·PC·스마트폰·자동차 수요 둔화, 국내 경쟁사인 YMTC의 DDR5 진입, 그리고 CPU 등 다른 부품 부족으로 완제품이 못 만들어져 메모리 수요가 함께 눌리는 상황이 제시된다.

**6부: 고객, 지배구조, 밸류에이션**

고객 구조를 보면 CXMT는 매출의 85% 이상을 대리점을 통해 판매하며, 상위 5개 고객 집중도는 2025년 68.08%이다. 최종 고객으로는 알리바바 클라우드, 바이트댄스, 텐센트, 레노버, 샤오미, 트랜션, 아너, 오포, 비보가 거명되고 GigaDevice도 고객으로 명시되어 있다. 제품별로는 2025년 매출에서 LPDDR 계열이 66.43%, DDR 계열이 31.87%를 차지했다. Fig. 27의 원그래프는 2026년 예상 매출을 최종 용도별로 나눈 것으로 소비자용이 절반을 조금 넘고 산업·서버용이 나머지를 차지하며, Fig. 28은 DDR 계열 생산능력을 규격별로 나눈 것으로 DDR5가 큰 몫을, DDR4가 작은 몫을 차지해 서버용 신규격으로의 전환이 이미 상당히 진행되었음을 보여 준다.

부록의 회사 연혁에 따르면 CXMT는 2016년 허페이 루이리 집적회로로 출발해 이노트론을 거쳐 2019년 현재 사명이 되었으며, 19나노 공정에서 월 20kwpm 규모로 시작했다. 2022년부터 2025년까지 가동률이 85%에서 95%로 개선되었고, 2022~2024년 연속 적자를 낸 뒤 DRAM 가격 급등과 함께 2025년 흑자로 전환했다. 2026년 1분기 매출은 전년 동기 대비 719% 늘어난 508억 위안, 순이익은 248억 위안이었고, 회사는 상반기 매출 1,100~1,200억 위안, 순이익 500~570억 위안을 제시했다. Fig. 35는 생산 거점 표로, 허페이 1공장이 17·19나노 중심의 최대 주력 기지이자 본사, 허페이 2공장이 증설 중인 신규 공장, 베이징 3공장이 첨단 공정 연구개발과 생산을 담당하며, 상하이는 HBM 후공정 전용으로 2026년 말 생산을 목표로 한다고 정리되어 있다.

지배구조는 이례적이다. 회사에는 지배주주도 실질 지배자도 없으며, 국유자본과 국가 반도체 펀드, 산업자본, 창업팀이 나눠 갖는 '4주체 공동 거버넌스' 구조이다. Fig. 37에 따르면 최대주주 칭후이지뎬이 21.67%인데 이 회사 자체도 단일 지배자가 없고, 창업자 주이밍이 지배하는 칭후이창신이 0.01%, 허페이경제개발구 SASAC 산하 신루이투자가 51.09%, 허페이시 SASAC 산하 창신지청이 48.90%를 나눠 갖는다. 허페이시 계열 국유 지분을 모두 합치면 약 35%이다. 주이밍 회장은 상장 후 10년 잠금 약정에 동의했고, 본인 보유 인센티브 주식 15.36억 주의 절반인 약 7.68억 주를 상장 36개월 후부터 5년에 걸쳐 임직원 인센티브로 배분하겠다고 자발적으로 서약했다.

밸류에이션 근거는 앞서 언급한 두 축이다. Fig. 32는 ACM Research의 상하이 상장 법인과 미국 본사의 주가수익비율 배수 비율을 2024년 2월부터 2026년 5월까지 그린 것으로, 대체로 1배에서 3배 사이를 오가며 같은 사업이라도 중국 시장에서 더 높은 배수가 매겨진다는 사실을 보여 준다. Fig. 33은 마이크론의 실제 주가수익비율(실선)과 그 두 배로 가정한 CXMT의 추정 배수(점선)를 같은 기간에 겹쳐 그린 것으로, 세로축은 0에서 45까지이다. 마이크론이 대체로 10~25배 사이에서 움직였고 그 두 배 구간의 중간값이 20배라는 것이 목표 배수의 근거이다. Fig. 34는 CXMT의 비트 생산 기준 세계 점유율 추이로, 2024년 말 약 6.5%에서 우상향해 2028년 말 17% 부근에 이른다. 저자는 CXMT의 비트 생산 증가율이 세계 평균보다 약 20%포인트 앞서 있으므로 점유율이 현재 약 10%에서 2028년 말 약 18%로 올라 마이크론의 20%대에 근접할 것으로 보며, 마이크론이 2026년 7월 20일 기준 9,600억 달러의 시가총액에 거래되고 있다는 사실을 비교 기준으로 덧붙인다.

재무 전망 자체는 극단적이다. Fig. 31의 손익계산서를 보면 매출이 2025년 618억 위안에서 2026년 2,907억 위안, 2028년 7,733억 위안으로 늘고, 매출총이익률은 2025년 41%에서 2028년 90.5%까지 상승하며, 지배주주 순이익은 2025년 19억 위안에서 2028년 3,931억 위안이 된다. 이에 따라 주가수익비율은 공모가 기준 2026년 4.2배, 2027년 2.1배, 2028년 1.5배로 떨어지고, EV/EBITDA는 2027년 이후 음수가 되는데, 이는 회사가 벌어들인 현금이 시가총액을 넘어서면서 기업가치가 음수로 계산되기 때문이다. 이 숫자들이 공모가 8.66위안을 분모로 계산된 것임을 다시 상기할 필요가 있다.

## 3단계: 마무리

저자의 핵심 주장은 다음과 같이 요약된다. 에이전틱 AI의 확산으로 메모리 수요가 2026~2030년 연평균 60% 이상 늘어나는 반면 클린룸·장비·소재·인력이라는 물리적 병목 탓에 공급은 30~40% 성장에 그쳐 구조적 부족이 수년간 지속될 것이며, 이 국면에서 CXMT는 업계 평균을 웃도는 40~45%의 비트 성장률로 증설과 공정 미세화를 동시에 밀어붙여 세계 DRAM 점유율을 현재 약 10%에서 2028년 말 약 18%로 끌어올릴 것이라는 것이다. 여기에 중국 시장의 높은 배수 프리미엄을 더해 마이크론의 두 배인 20배 목표 배수를 적용, 2028년 예상 주당순이익 5.8위안에 목표주가 116위안을 제시한다. 이 논리를 뒤집을 수 있는 단일 최대 변수는 MATCH Act 등 미국의 추가 제재로 상하이 첨단 공정·HBM 거점 증설이 지연되는 경우이며, 그 경우 2028년 매출과 순이익이 각각 30%, 33% 감소한다는 것이 저자가 계량화한 하방 시나리오이다.

[개미1]

요약 부탁

[개미2]

ㅔ? 마지막 요약이라도 잘 읽어봐야지