정리글 투자 아이디어 / 첨단 반도체 패키징

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첨단 패키징(Advanced Packaging)

시장은 여전히 AI 반도체를 제로섬 케이지 매치로 규정하고 있다. 엔비디아 対 맞춤형 ASIC / TSMC 対 인텔 / 블랙웰 対 TPU라는 구도다. 그러나 이러한 프레이밍은 병목이 실제로 어디에 존재하는지를 근본적으로 오해하고 있다.

[1. 핵심 전제: AI 경쟁의 진짜 병목은 연산이 아니라, 패키징

현재 AI 반도체 경쟁을 GPU 대 ASIC, 혹은 엔비디아 대 대체 설계의 문제로 이해하는 시각은 핵심을 놓치고 있다. 공정 미세화는 레티클 한계에 근접했고, 단일 대형 다이는 수율·비용 측면에서 더 이상 확장 불가능하다. 결과적으로 연산, 메모리, I/O를 분리한 칩렛 아키텍처가 필수가 되었으며, 이 칩렛들을 하나의 시스템으로 통합하는 첨단 패키징이 실질적인 병목으로 부상했다.

TSMC의 CoWoS는 이미 엔비디아, 하이퍼스케일러, 빅테크 전반에 의해 포화 상태에 도달해 있으며, 이 패키징 용량 제약이 AI 칩 출하 속도를 결정하는 구조적 한계로 작동하고 있다.

2. 인텔의 전략적 피벗: 파운드리 경쟁자가 아닌, 패키징 인프라

이 병목 위에서 인텔의 전략은 과거와 근본적으로 다르다. TSMC와 동일 선상에서 공정 미세화를 경쟁하는 대신, EMIB(2.5D)와 Foveros(3D) 기반의 패키징 기술을 통해 고객이 로직 공정은 TSMC를 사용하면서도 패키징은 인텔을 선택할 수 있는 경로를 제시한다.

이는 인텔을 ‘대체 공급자’가 아니라 TSMC 병목을 완화하는 릴리프 밸브로 포지셔닝하며, 파운드리 점유율과 무관하게 AI 칩 출하에 필수적인 인프라로 편입시키는 전환이다. 즉, 인텔은 공정에서 이기지 못하면 도태되는 기업이 아니라, AI 생태계가 반드시 통과해야 하는 물리적 결절점으로 재정의되고 있다.

3. 투자 확산 경로: 패키징 생태계 전반으로의 알파 이동

이 구조는 투자 기회의 중심을 설계 경쟁에서 제조·조립·본딩 인프라로 이동시킨다.

Intel(INTC): 18A 공정과 첨단 패키징을 동시에 보유한 역발상적 옵션.

Amkor(AMKR): 인텔이 프리미엄 패키징을 내부화하는 과정에서 발생하는 Tier 2·온쇼어 패키징 수요의 직접 수혜.

Kulicke & Soffa(KLIC): EMIB·TCB 조립에 필수적인 장비 공급사.

BESI: 하이브리드 본딩을 통한 3D 적층 확산의 장기 옵션.]

핵심은 다음과 같다. 모든 하이퍼스케일러 전반에 걸쳐 맞춤형 AI 실리콘 프로그램이 확산되는 현상은, 어떤 설계가 성공하느냐와 무관하게 구조적으로 첨단 패키징에 강세 요인이다. 구글의 TPU 하나하나, 트레이니움, 메타 또는 오픈AI가 준비 중인 모든 칩은 첨단 패키징을 필요로 한다. 물량은 대체되는 것이 아니라 누적된다. 한편, 패키징 계층은 최소한 내년까지 용량 제약 상태에 머물러 있다.

아키텍처(The Architecture)

늘 그렇듯, 우리는 칩 설계자가 아니라 투자자임을 다시 한 번 강조한다. 따라서 현재 진행 중인 상황의 기본만 정리한다.

PC와 초기 스마트폰 시대 대부분 동안 성능은 트랜지스터 미세화에서 나왔다. 파운드리 리더십이란 더 작은 공정 노드, 더 높은 집적도의 다이, 더 빠른 코어를 의미했다. 패키징은 대체로 범용 서비스에 가까웠다. 완성된 다이를 패키지에 넣고, 볼을 부착해 출하하는 역할이었다. 이 단계에서는 아키텍처보다 비용과 신뢰성이 더 중요했다.

그러나 무어의 법칙(Moore’s Law, 트랜지스터 집적도가 주기적으로 증가한다는 경험칙)이 둔화되면서, 성능 개선의 중심은 트랜지스터 스케일링에서 시스템 단위 통합으로 이동하고 있다. 메모리 적층, 가속기의 동시 패키징, 그리고 특화된 칩렛(chiplet, 기능별로 분리된 소형 칩)의 혼합이 그 핵심이다.

수십 년 동안 ‘칩’이란 모든 기능이 하나의 실리콘 위에 새겨진 단일 조각을 의미했다. CPU, 메모리 컨트롤러, 그래픽 유닛이 동일한 실리콘 판 위에 구현되었다. 그러나 AI 가속기는 규모가 압도적으로 크다. 블랙웰, TPUv7은 하나의 덩어리라기보다 여러 구성 요소가 모자이크처럼 결합된 구조로 이해하는 편이 적절하다.

하지만 단일 실리콘 조각은 일정 크기를 넘어서면 제조 수율이 급격히 붕괴된다. 또한 칩의 각 부분은 서로 다른 방식으로 제조되기를 원한다. 고성능 연산 코어는 최첨단 3나노 공정의 이점을 누리지만, 입출력(Input/Output) 인터페이스는 훨씬 저렴한 공정에서도 충분히 작동한다. 모든 것을 하나의 실리콘에 담는 것은 필연적으로 비용 측면에서 비효율적인 타협을 강요한다.

이론적으로 해법은 단순하다. 하나의 거대한 칩을 만드는 대신, 여러 개의 작은 칩(칩렛)을 만들고 이를 서로 연결하는 것이다. 즉, 이들을 ‘첨단적으로 패키징’하여 하나의 시스템으로 묶는 방식이다.

이제 한계 요인은 모든 구성 요소를 서로 연결하는 과정 그 자체다. 바로 이 지점에서 ‘첨단 패키징’이 등장한다. 이는 말 그대로, 이 모든 칩렛을 서로 충분히 빠르게 통신할 수 있도록 묶는 방법에 관한 문제다. 그렇지 않으면 애초의 성능 향상 목적이 무력화된다.

이 모든 과정이 공상과학처럼 들릴 수 있지만, 여전히 물리적 공간의 법칙을 따라야 한다. 적층 방식은 제한적이며, 수평 또는 수직으로 쌓는 방법이 전부다. 이른바 2.5D라는 용어는 대부분 마케팅적 표현에 가깝고, 본질적으로는 여전히 2차원 구조다.

[2D 패키징은 가장 전통적인 방식으로, 단일 칩을 PCB(Printed Circuit Board) 위에 실장하고 수평 배선만으로 연결하는 구조인데, 이 방식은 제조 비용이 낮고 대량 생산에 유리하다는 장점이 있는 반면, 칩 외부 인터커넥트 길이가 길어질수록 지연(latency)과 전력 소모가 급격히 증가하고, 메모리 대역폭과 칩 간 통신 성능이 물리적으로 제한된다는 치명적인 한계를 갖고 있어, AI 가속기나 고성능 컴퓨팅(HPC) 환경에서는 사실상 확장성의 종착점에 도달한 기술로 평가된다.

2.5D 패키징은 이러한 한계를 극복하기 위해 등장한 과도기적이면서도 현재 AI 반도체 시장의 주력 기술로, 여러 개의 칩(로직, HBM 등)을 실리콘 인터포저(silicon interposer) 위에 배치하고, 이 인터포저를 통해 초고밀도·초단거리 배선을 구현함으로써 PCB 대비 월등히 높은 대역폭과 낮은 전력 소모를 가능하게 하는 구조인데, 엔비디아의 CoWoS, 인텔의 EMIB 등이 대표적 사례이며, 이 방식은 고성능 메모리와 연산 칩을 사실상 하나의 시스템처럼 동작하게 만들어 오늘날 대형 AI 모델 학습을 가능하게 한 핵심 기술적 토대라고 볼 수 있다.

3D 패키징은 2.5D에서 한 단계 더 나아가, 칩을 수평으로 나열하는 것이 아니라 수직으로 적층하고 TSV(Through-Silicon Via)와 하이브리드 본딩을 통해 칩 간을 직접 연결하는 방식으로, 이는 데이터 이동 거리를 극단적으로 줄여 대역폭 밀도를 비약적으로 높이고 전력 효율을 개선할 수 있는 잠재력을 갖고 있지만, 열 관리, 수율, 공정 난이도 측면에서 기술적 진입 장벽이 매우 높아 아직은 제한적인 영역에서만 상용화가 진행되고 있는 단계다.

이 세 가지 패키징 방식의 비교에서 중요한 점은, 산업이 2D에서 2.5D, 그리고 3D로 이동하는 흐름이 단순한 기술 진보가 아니라 AI 연산량 폭증이라는 구조적 수요가 기존 반도체 설계·제조 패러다임을 강제로 밀어 올리고 있는 과정이라는 점이며, 특히 2.5D와 3D 패키징은 더 이상 ‘후공정’이 아니라 성능과 공급량을 동시에 결정하는 병목 인프라로 작동하고 있다는 점에서, 이 영역의 용량과 기술을 보유한 기업들이 AI 반도체 밸류체인의 핵심으로 재편되고 있음을 시사한다.]

우리는 단일(모놀리식) 칩 설계에서 분리형 칩렛 아키텍처로 이동하는 10년에 걸친 전환의 초기 국면에 있다. TSMC의 CoWoS(Chip-on-Wafer-on-Substrate, 웨이퍼 위에 칩을 올려 기판에 접합하는 첨단 패키징 기술) 생산능력은 2024년과 2025년에 각각 두 배로 확대되었음에도 불구하고, 수요는 여전히 공급을 상회하고 있다. 2026년까지 월 14만~15만 장 수준으로 용량이 확대될 수 있으나, 초과 수요는 구조적으로 지속될 가능성이 높다.

ASE(ASX US)는 현재 TSMC의 외주 CoWoS-S 패키징 물량의 40~50%를 처리하고 있다. 엔비디아 단독으로 전체 CoWoS 수요의 63%를 차지하고 있다.

구글이 TPU를 더 많이 만든다고 해서 메타의 MTIA 물량이 줄어드는 것은 아니다. 각 하이퍼스케일러의 AI 워크로드는 독립적으로 증가하고 있다. 설계자들은 이미 레티클 크기 한계(노광 공정에서 한 번에 구현 가능한 최대 다이 크기)에 도달했다. 많은 고성능 칩의 경우, 설계를 여러 다이로 분할하고 이를 첨단 패키징을 통해 ‘봉합(stitch)’하는 방식 외에는 대안이 없다.

상업적 성공 여부와 무관하게, 모든 새로운 ASIC 프로그램은 첨단 패키징 용량을 소모한다는 점이 이 테마의 핵심이다.

인텔에 대해 강세를 유지하는 이유

인텔은 수년간 “결과를 보여줘야 하는(show-me)” 스토리였다. 그리고 이제 마침내, 말 그대로 결과를 보여줄 수 있는 위치에 서 있다. 이는 EMIB와 Foveros를 통해 패키징 계층을 단순한 비용 센터가 아닌 가치 창출 영역으로 전환하려는 포지셔닝 덕분이다. 인텔의 EMIB와 Foveros 기술은 ASE를 넘어, TSMC의 CoWoS 초과 수요를 흡수할 수 있는 또 하나의 완충 장치(relief valve)로 인텔을 자리매김하게 한다.

EMIB는 인텔의 2.5D 솔루션으로, TSMC의 CoWoS에 대한 대안이다. 이는 칩들이 실제로 연결이 필요한 지점에만 소형 실리콘 브리지를 기판 내에 배치하는 방식이다. 브리지는 연결 지점 바로 아래에만 위치하므로, 고객은 연산 다이(compute die)를 여전히 TSMC나 삼성에서 제조한 뒤, 이를 인텔의 첨단 패키징 공정으로 가져와 PowerVia(전력 후면 배선 구조), RibbonFET(차세대 게이트올어라운드 트랜지스터), 그리고 장기적으로는 공동 패키지 광학(co-packaged optics)과 같은 기능을 활용할 수 있다.

현재 인텔의 이해관계상, EMIB를 통해 “외부 파운드리에서 제조하고, 인텔에서 패키징하는(fab elsewhere, package here)” 모델을 제공하는 것은 가능하다. 그러나 이는 인텔을 고객 생태계의 ‘텐트 안’으로 끌어들이는 역할을 할 가능성이 높다. 만약 18A 공정이 실제로 경쟁력을 입증하고, 미국 내 온쇼어링(onshoring) 스토리가 유지된다면, 패키징은 향후 수년에 걸쳐 의미 있는 파운드리 물량으로 이어지는 촉매가 될 수 있다.

인텔은 원래 CoWoS를 전제로 설계되었던 일부 고객 디자인이 수정 없이 EMIB로 포팅(porting, 이전)되었음을 확인했다.

Foveros는 인텔의 3D 솔루션으로, TSMC의 SoIC(System on Integrated Chips, 3D 적층 기술)와 동일한 범주에 속한다. Foveros는 TSV(Through-Silicon Via, 실리콘을 관통하는 수직 배선)를 사용해 다이를 수직으로 적층한다. 직관적으로 보아도 경로가 짧을수록 패키지 성능은 향상된다. Foveros는 여기에 더해 구리-구리 하이브리드 본딩(copper-to-copper hybrid bonding)을 적용해, ‘웨이퍼 레벨’에 가까운 연결성을 구현한다.

뉴멕시코 공장은 EMIB 생산능력을 30%, Foveros 생산능력을 150% 확대하고 있다. TSMC와 달리, 인텔의 패키징 라인은 아직 포화 상태에 이르지 않았다. 이는 인텔뿐 아니라, 장비(tooling), 설비(equipment), 설계, 그리고 OSAT(Outsourced Semiconductor Assembly and Test, 외주 반도체 조립·테스트) 기업들에도 긍정적인 신호다.

물론 이러한 참여는 18A 공정의 성숙도, 즉 PDK(공정설계키트) 성능, 전력 특성, 수율 기준 충족 여부에 달려 있다. 다만, 인텔과 애플 간의 논의 범위는 단순한 패키징 조립을 훨씬 넘어선 것으로 전해진다. 여기에 더해, 구글의 AI ASIC 프로그램(TPU v8e)과 메타의 AI ASIC, 특히 EMIB-T와 특정 타일(tile, 기능별 칩 조각) 설계는 2027년까지 인텔에 7억~10억 달러 규모의 패키징 매출을 제공할 수 있다.

컨센서스는 인텔의 첨단 패키징 사업을 일종의 위안상(consolation prize)으로 보고 있다. 즉, “공정 노드 경쟁에서 이기지 못하면, 대신 다른 회사들의 패키징이나 조금 맡게 되는 것 아니냐”는 인식이다. 이는 현재 벌어지고 있는 상황을 심각하게 과소평가한 시각이다. 보도에 따르면 애플은 M 시리즈 일부 설계에 대해 인텔을 생산 파트너로 진지하게 검토하고 있다. 더 나아가, 인텔은 애플 및 하이퍼스케일러 ASIC 프로그램에서 단순한 주변부 패키징 업체가 아니라, 특정 타일에 대해 전공정(front-end manufacturing)까지 참여할 가능성이 크다.

인텔이 턴어라운드를 끝까지 이어가는 데 성공하지 못하더라도, 첨단 패키징과 그 공급망에 속한 기업들에 대해 여전히 매우 강한 낙관적 시각을 유지하고 있다.

인텔이 프리미엄 AI 패키징을 내부에 유지하기로 한 결정은, 보다 일상적이고 부가가치가 낮은 작업을 암코어(Amkor, AMKR US)로 이전시키는 방향으로 작용할 가능성이 높다. 이를 암코어의 중기 성장에 긍정적인 구조적 동인으로 평가한다. 인텔과 TSMC가 모두 자사의 핵심 전략 프로그램(crown-jewel programs)을 우선시하는 가운데, 암코어는 ‘2티어이지만 여전히 첨단’에 해당하는 AI 디바이스, 자동차 연산용 반도체, 통신용 실리콘이 보다 복잡한 멀티다이 패키지로 이동하는 과정에서 점유율을 확대할 수 있는 위치에 있다. 여기에 더해, 암코어는 미국 온쇼어링의 구조적 수혜자라는 점에서도 입지가 강화되고 있다.

[핵심은 반도체 산업의 경쟁 구도가 더 이상 “엔비디아 대 커스텀 ASIC”, “TSMC 대 인텔”, “블랙웰 대 TPU”와 같은 제로섬 경쟁이 아니라, 모놀리식 다이(monolithic die)에서 칩렛(chiplet) 구조로의 전환이 필연적으로 만들어낸 ‘첨단 패키징 용량 부족’이라는 구조적 병목에 의해 좌우되고 있으며, 이 병목은 점유율을 빼앗는 싸움이 아니라 전체 산업의 물리적 처리량(additive volume)을 제한하는 문제라는 점이다.

먼저 기존의 모놀리식 다이 방식은 공정 미세화가 진행될수록 레티클 한계(reticle limit)에 부딪히고 수율이 급격히 붕괴되는 구조적 한계를 갖고 있기 때문에, 연산·메모리·I/O를 분리한 칩렛 아키텍처로의 전환은 선택이 아니라 생존의 문제로 떠올랐고, 이 전환은 곧 고급 패키징 없이는 작동하지 않는 반도체 설계 패러다임을 고착화시켰다.

그래서, 이 칩렛 아키텍처를 구현하기 위해서는 2.5D 패키징(CoWoS, EMIB 등)을 통한 수평적 통합과, 3D 패키징(하이브리드 본딩, TSV 등)을 통한 수직적 적층이 필수적인데, 문제는 이러한 공정이 단순한 후공정이 아니라 AI용 커스텀 실리콘을 실질적으로 가능하게 만드는 핵심 제조 인프라라는 점에서, 어느 한 기업이 갑자기 대규모로 증설할 수 없는 고난도·고자본 영역이라는 데 있다.

인텔의 기회는 바로 이 지점에서 발생하는데, 하이퍼스케일러(구글, 메타 등)의 자체 ASIC 수요가 급증하면서 EMIB, Foveros와 같은 첨단 패키징 수요가 폭발적으로 증가하고 있음에도 불구하고, TSMC의 CoWoS 용량은 이미 포화 상태에 근접해 있으며 단기간 내 의미 있는 증설이 어렵기 때문에, 인텔이 자사 내부에 프리미엄 AI 패키징 용량을 유지하는 선택은 단순한 수직계열화가 아니라 시장의 구조적 병목을 활용하는 전략적 포지셔닝으로 해석된다.

그 결과, 인텔은 핵심 고부가가치 패키징 역량을 내부에 남겨두는 한편, 상대적으로 표준화된 Tier 2 패키징과 오프쇼어링 가능한 물량은 Amkor와 같은 OSAT 업체로 이전하게 되고, 이는 Amkor, Kulicke & Soffa, BESI 등 첨단 패키징 장비·소재 생태계 전반에 제로섬이 아닌 동시적 수요 증가(additive demand) 를 만들어내는 구조로 이어진다.

종합하면, AI 반도체 경쟁의 승패가 개별 칩 설계 성능이 아니라 “누가 첨단 패키징 병목을 통과할 수 있는 물리적 용량과 생태계를 통제하고 있는가” 에 달려 있으며, 이 병목은 단기간에 해소되지 않는 구조적 제약이기 때문에, 인텔을 포함한 첨단 패키징 관련 기업들은 단순한 턴어라운드 스토리가 아니라 AI 시대 제조 인프라의 필수 노드로서 재평가될 여지를 갖고 있다는 점이다.]

쿨리케앤소파(Kulicke & Soffa, KLIC US)는 첨단 패키징 장비 계층에 위치한 기업으로, OSAT 기업들과 잠재적으로는 인텔 자체가 EMIB 및 기타 칩렛 패키지를 구축하는 데 사용하는 열압착(thermo-compression) 및 관련 조립 장비를 공급한다. EMIB 채택이 확대되면, 인텔에서 과도하게 낙관적인 수치를 가정하지 않더라도 플럭스리스 TCB(Thermo-Compression Bonding, 무플럭스 열압착 본딩) 수요가 자연스럽게 증가할 것으로 예상된다.

KLIC의 Aptura 플랫폼은 이미 CoWoS-L에 대해 검증을 완료했다. 가능한 물량 규모를 감안할 때, 현재 시장의 추정치는 50% 이상 낮을 수 있다. 이는 특정 가속기나 인텔 단일 기업의 성장을 전제로 하지 않아도 되는 또 하나의 사례다. 전반적인 ASIC 개발 노력의 확산 그 자체만으로도 충분한 논지가 성립한다.

BE 세미(BE Semiconductor, BESI NA)는 TSMC와 어플라이드 머티어리얼즈(Applied Materials, AMAT US)에 연계된 첨단 패키징용 다이 어태치(die attach) 분야의 선도 기업이다. 단기적으로는 범용 시장과 포토닉스가 실적을 주도할 가능성이 높다. 진정한 콜 옵션은 2026년 이후로, 설계가 Foveros Direct와 SoIC와 같은 진정한 3D 적층 구조로 이동함에 따라 로직 측 하이브리드 본딩과 첨단 다이 어태치에 대한 보다 순수한 베팅으로 전환되는 시점이다. 만약 인텔이 현금 보존을 위해 가장 진보된 3D 로드맵을 연기할 경우, BESI의 주문은 뒤로 밀릴 수 있다. 반면, KLIC(EMIB 관련)와 AMKR(패키징)은 즉각적인 양산에 필수적인 요소다.

2025년 4월, AMAT는 BESI와 협력해 키넥스(Kinex)를 구축하고, Xtera 에피(epi, 에피택셜 공정 장비)와 PROVision 전자빔(e-beam)과 같은 장비를 공급하기로 했다. 이 장비들은 GAA(Gate-All-Around, 게이트올어라운드 트랜지스터), 후면 전력(backside power), 웨이퍼 레벨 하이브리드 본딩 공정에 직접적으로 연동된다. 다만 AMAT는 미국 대형 반도체 장비 업체 가운데 중국 및 성숙 공정 노드에 대한 노출도가 가장 높은 기업이기도 하다.

추천 포지셔닝(예시)

[우선 전제는, AI 연산 성능의 상한이 더 이상 단순한 공정 미세화나 GPU 아키텍처에 의해 결정되지 않고, 칩렛(chiplet) 통합, 고대역 인터커넥트, 열 관리, 수율 관리라는 패키징 레벨의 제약에 의해 규정되고 있다는 점이며, 따라서 2026년을 바라보는 전략적 롱 포지션은 자연스럽게 인텔의 제조 복원 시나리오와 첨단 패키징 공급망 전체로 확장된다는 논리 위에 구축되어 있다.

첫 번째 종목인 인텔(INTC)은 단기적인 AI 칩 경쟁력 논쟁을 넘어서 미국 내 첨단 로직·패키징 내재화를 동시에 추진하는 유일한 종합 IDM이라는 점이 핵심이며, 특히 EMIB·Foveros와 같은 패키징 기술을 자체적으로 통제하면서 파운드리 고객을 유치하려는 전략은, AI 시대에 점점 더 중요해지는 “패키징 포함 턴키 제조 능력”이라는 희소 자산을 인텔이 다시 확보하고 있다는 해석으로 이어지기 때문에 지금 시점부터 25% 비중으로 가져가야 할 구조적 롱 포지션을 제시한다.

두 번째인 암코어(Amkor, AMKR)는 인텔이 고부가가치 AI 패키징을 내부화할수록 오히려 중저가·대량 패키징 물량이 외주로 밀려나며 미국 내 패키징 캐파가 구조적으로 증가하게 된다는 역설적 수혜 논리를 반영하고 있으며, 특히 지정학적 리쇼어링과 CHIPS Act 환경 속에서 Amkor가 미국 내 패키징 허브로 자리 잡을 가능성이 커지고 있다는 점에서 “지금부터 램핑이 시작되는 국면”으로 25% 비중을 배정한다.

세 번째인 시놉시스(Synopsys, SNPS)는 유일하게 순수 소프트웨어·EDA 기업임에도 불구하고 동일 선상에 놓여 있는데, 이는 첨단 패키징과 칩렛 아키텍처가 확산될수록 물리적 레이아웃, 열·전력 시뮬레이션, 패키지-실리콘 공동 설계(co-design)의 난이도가 급격히 상승하고, 그 결과 설계 단계에서부터 SNPS 툴체인이 사실상 필수 인프라로 고착된다는 점을 반영한 것이며, 이 구조는 일회성이 아니라 반복적·구독형 매출로 이어지기 때문에 ‘Recurring’이라는 시간 축과 함께 25%라는 비중을 부여한다.

네 번째 KLIC(Kulicke & Soffa)는 EMIB 기반 패키징이 확대될수록 필요한 본딩·어셈블리 장비의 병목에 직접 노출된 기업으로, 이는 AI 패키징 투자가 발표 → 설비 발주 → 실제 장비 수요 발생이라는 비교적 짧은 리드타임을 가지기 때문에 ‘Near-Term’ 촉매에 초점을 둔 15% 비중의 전술적 롱 포지션으로 한다.

마지막으로 BESI(BE Semiconductor)는 보다 고난도 3D 적층 패키징으로 이동하는 중기 국면에서 하이엔드 패키징 장비의 필수 공급자로 자리매김할 가능성이 크며, 이는 Foveros 채택이 본격적으로 확산되는 시점에 실적 레버리지가 가장 크게 작동하는 구간이 중기적으로 도래할 것이라는 판단 아래 10% 비중의 ‘Medium-Term’ 포지션으로 배치한다.

종합하면, 2026년 AI 반도체 투자 전력은 “누가 가장 빠른 칩을 만드느냐”가 아니라 “누가 가장 복잡한 칩을 실제로 양산할 수 있느냐”라는 질문으로 재정의 되고 있으며, 그 해답으로 인텔을 중심에 두고, 패키징 물량·설계 툴·장비까지 이어지는 첨단 패키징 밸류체인 전체를 구조적으로 롱으로 묶는 매우 일관된 전략 포트폴리오를 제시한다.]